Divisore Programmabile di frequenza - 5





Il chip MST_DIVPRG

In figura il chip MST_DIVPRG che implementa il divisore programmabile presentato nelle pagine precedenti.

Il chip e' nel package DIP8.

Chip div prog

Di seguito la descrizione dei pin


PIN Nome
Descrizione
Note
1,6
N.C
pin non connessi

2
VDD
Alimentazione positiva
max 5V
3
OUT_FREQ
Uscita Frequenza
VDD @20mA max
4
IN_FREQ
Ingresso Frequenza
max 20 MHz
5
REF
Segnale di riferimento
1kHz
7
VSS
Alimentazione negativa
8
SEL  Selezione fattore divisiojne
attivo su fronte di discesa


Di seguito alcuni parametri elettrici del chip

Parametro
Descrizione
min
typ
max
unitÓ
VDD
Alimentazione
2.5

5
V
FREQ_IN
 Frequenza segnale su  IN_FREQ


20
MHz
In_Freq_L
Soglia livello basso ingresso


0.2*VDD
V
In_Freq_H Soglia livello alto ingresso 0.8VDD


V
Out_FREQ_L
Livello Uscita basso


0.6
V
Out_FREQ_H Livello Uscita Alto
VDD-0.7


V
Iout_FREQ_L
Corrente massima uscita ( L state)

20
mA
Iout_FREQ_H Corrente massima uscita (H state)

20

mA
F_REF
Frequenza segnale su REF
0.9
1
1.1
Khz


In figura lo schema applicativo del chip MST_DIVPRG


div_prg_appl

Il segnale di ingresso deve essere applicato all' ingresso IN_FREQ mentre il segnale di uscita e' prelevabile dal pin OUT_FREQ.

I valori di divisione sono preimpostati ai valori 100, 200, 500, 1000, e sono selezionabili tramite il pin SEL. Ad ogni fronte di discesa del pin SEL si passa al successivo valore di divisione in maniera circolare.

Dal pin REF Ŕ prelevabile un segnale di riferimento alla frequenza di 1kHz utilizzabile come segnale di riferimento


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