CONVERTITORI A/D AD INTEGRAZIONE

 

Architettura a doppia rampa ( Dual slope )

I convertitori AD a doppia rampa di conversione detti anche DS- ADC operano la conversione in due fasi diverse. In un primo momento si integra la tensione di ingresso VIN per un tempo fissati TIN. La tensione VINT all'uscita dell'integratore e' de-integrata mediante una tensione fissa VREF impiegando un tempo TDEINT per azzerarsi. TDEINT rappresenta la conversione in tempo della tensione VIN. In figura 2 e' riportata il grafico della tensione VINT nelle due fasi.

Figura 1: rampe in un ADC ad doppio rampa ( dual slope )

Nella prima fase la tensione VINT e' data dalla relazione:

VINT=[TIN/(R*C)]*VIN per t in [0,TIN]

nella seconda fase la tensione VIN evolve secondo la legge:

VINT=VINT(TIN)- [t/(R*C)]*VREF

quando VINT=0 allora sara' trascorso un tempo TDEINT pari a :

(TIN / RC) * VIN = (TDEINT / R*C) * VREF

che si può scrivere come

TIN * VIN = TDEINT * VREF

da cui

TDEINT=TIN *(VIN / VREF)

Alcune considerazione possono essere fatte su questo risultato. Come si vede TDEINT non dipende da fattore R*C. Questo lo rende non sensibile alle variazioni dei valori di questi componenti a differenza della versione a singola rampa. Praticamente l'errore dovuto a R*C nella prima fase viene annullato nella seconda fase dove si presume che R*C non sia cambiato. Inoltre TDINT e' proporzionale a VIN/VREF

Se con N si indica il numero di bit della conversione e Tclk e' il periodo del clock con cui si misura il tempo di conversione tempo TDEINT e'

TDEEINT= m Tclk con m ={0, (2^N)-1)

Se N=10 bit m e compreso tra e 1023

Architettura a rampa multipla ( Multi Slope )

Il limite per la risoluzione di un convertitore a doppia rampa e' basato sulla velocità dell'errore del comparatore (questo assume che l'errore DC del sistema sia stato minimizzato progettando un alto guadagno DC un altro PSRR e CMRR per il buffer, integratore e comparatore). Per un convertitore a 20 bit e 1 Mhz di clock il tempo di conversione potrebbe essere di 2 secondi..